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Aussparungen in GND Planes bei High-Speed Signalen

Aussparungen in GND Planes bei High-Speed Signalen

Beitragvon Markus M » Di, 23.09.2014 08:58

In nahezu allen Datenblättern, Whitepapers und Design Guidelines zu USB3 SuperSpeed wird empfohlen, die GND Planes unter den SMD Pads von Steckverbindern, Kondensatoren und Bauelementen im Signalpfad auszusparen, um Impedanzsprünge zu minimieren. Meist wird aber nicht genauer spezifiziert, wie denn der Lagenaufbau ist und welches Potential sich unter der ausgesparten GND Plane befindet.
Gibt es dazu von Seiten der DCC Messungen, Untersuchungen oder Empfehlungen? Das Kupfer zwischen den Through Hole Pins am Steckverbinder zu entfernen leuchtet mir ja noch ein, aber die GND Plane zu löchern fällt mir schwer. Ich erinnere mich da gern an das Bild mit dem Tilsiter und dem Emmentaler.

Beste GrĂĽĂźe,
Markus
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Re: Aussparungen in GND Planes bei High-Speed Signalen

Beitragvon Luc » Di, 23.09.2014 10:51

Hallo!

Hätten Sie einen link auf das entsprechende Datenblatt?

mfg, Dirks
Luc
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Re: Aussparungen in GND Planes bei High-Speed Signalen

Beitragvon Markus M » Di, 23.09.2014 11:25

[quote="Luc"]Hallo!

Hätten Sie einen link auf das entsprechende Datenblatt?

mfg, Dirks[/quote]

z. B. http://www.usb.org/developers/docs/whit ... epaper.pdf Seite 8 und 9.
oder http://www.altera.com/literature/an/an530.pdf
Markus M
 
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Re: Aussparungen in GND Planes bei High-Speed Signalen

Beitragvon Luc » Di, 23.09.2014 13:14

Hallo!

Grundsätzlich ist beim Zerlöchern von Planes Zurückhaltung angesagt!
Aber: In diesem speziellen Fall (USB 3.0 SuperSpeed oder andere High-Speed-Signale) kann es durchaus mal Sinn machen. Wie schon in dem Dokument auf usb.org beschrieben, werden die Signalpfade (Pins, PTH-Vias, Pads) unter Umständen deutlich zu niederohmig, wenn GND-Kupfer in der unmittelbaren Nähe nicht entfernt wird. Insbesondere bei sehr geringen Abständen (z.B. nächste Plane nur 60um entfernt) ist dies nicht tolerierbar.
"Unter Umständen", "unmittelbare Nähe", "sehr geringe Abstände"- alles ein wenig Wischi-Waschi! Wann denn jetzt?
Auch dazu steht etwas in diesem Dokument: "It is recommended that the electromagnetic fieldsolver such as HFSS be used to optimize the PCB launch for specific stack-ups."
Wenn mans richtig machen will, geht's nur so!
Wenns daohne gehen muss: Ich würde mir mal anschauen, wie sieht das Routing der differenziellen Paare aus (Top / Bottom ?). Auf welche Plane beziehen sich diese? Ist dies die selbe Plane, die auch ggf. "gelöchert" werden müsste? Wenn die (kapazitive) Kopplung zwischen den Pins/Vias bzw. Pads und der/den nächstgelegenen Flächenlage(n) größer ist, als die Kopplung zwischen einer Leiterbahn des differenziellen Paares und ihrer Bezugsfläche, wird dort die Impedanz sinken.
Dies muss nicht zwingend ein Problem sein, falls der (vermutlich vorhandene) Induktivitätsüberschuss im Steckverbinder nicht überkompensiert wird.
Sie sehen schon: Dies ist kein Terrain fĂĽr eine einfache Daumenregel!

Beste GrĂĽĂźe, Dirks
Luc
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